HLS Workshop: High-Level Synthesis for Network & Infrastructure Engineer

TESA ร่วมกับ Design Gateway และ NIA ขอเชิญร่วมอบรมเชิงปฏิบัติการแบบ Onsite Hands-on เรียนรู้การพัฒนา Hardware Accelerator บน FPGA ด้วย High-Level Synthesis (HLS) จากภาษา C/C++ พร้อมการใช้งานเครื่องมือ AMD Vitis สำหรับงานด้าน Network และ Infrastructure

Date: March 18-19, 2026

Time: 8.30AM.- 4.30PM.

Place: สำนักงานนวัตกรรมแห่งชาติ (National Innovation Agency: NIA)

วิทยากร ทีมผู้เชี่ยวชาญจาก Design Gateway

• คุณธนพร แสงไพฑูรย์

• คุณปรมา ช้อยชาญชัยกุล

  
  
  
  

สิ่งที่ผู้เข้าอบรมจะได้เรียนรู้

• พื้นฐาน High-Level Synthesis (HLS) และการเขียน C/C++ ให้กลายเป็น Hardware Accelerator บน FPGA

• การ Optimize Performance ด้วย HLS Pragmas

• การพัฒนา HLS Accelerator ด้วย Vitis Unified

• การสร้าง FPGA Accelerator ด้วย Vitis Kernel Flow

• ตัวอย่างการประยุกต์ใช้งานจริงในระบบ Network Infrastructure

หลักสูตรนี้เหมาะสำหรับ

• องค์กรที่ต้องการพัฒนาหรือแก้ไขปัญหาระบบ Network Infrastructure ด้วยเทคโนโลยีของตนเอง

• วิศวกรด้าน Network / Infrastructure ที่ต้องการ UpSkill สู่เทคโนโลยี Accelerator และ FPGA

• Developer ที่ต้องการต่อยอดจากการเขียนซอฟต์แวร์สู่โลกของ Hardware Acceleration

  
  

👉 สมัครเลยวันนี้ - 15 มีนาคม 2569

💥 ราคาพิเศษเพียง 12,000 บาท (Discount 40% จากราคาปกติ 20,000 บาท)

Register: https://forms.gle/Zk9acNQRSqNFiUWr7

👉 ที่นั่งมีจำนวนจำกัด

👉 สแกนQR Code หรือคลิกลิงก์ลงทะเบียน เพื่อสำรองที่นั่งของคุณวันนี้!