TESA ร่วมกับ Design Gateway และ NIA จัดอบรมเชิงปฏิบัติการหัวข้อ “High-Level Synthesis for Network & Infrastructure Engineer (HLS Workshop)” เพื่อยกระดับศักยภาพบุคลากรด้าน Network & Infrastructure Solutions ให้ก้าวสู่ยุคของ FPGA-based Accelerator อย่างมืออาชีพ พร้อมส่งเสริมการพัฒนาเทคโนโลยีภายในประเทศและการพึ่งพาตนเองอย่างยั่งยืนในอนาคต
การอบรมครั้งนี้มุ่งเน้นการเรียนรู้แบบเข้มข้น โดยผู้เข้าร่วมได้รับการดูแลอย่างใกล้ชิดในรูปแบบ Hands-on Workshop และการติวแบบตัวต่อตัว เพื่อให้สามารถนำองค์ความรู้ไปประยุกต์ใช้ได้จริง ครอบคลุมเนื้อหาสำคัญ ได้แก่
การใช้ภาษา C/C++ เพื่อออกแบบ Hardware Accelerator บน FPGA ด้วยเทคนิค HLS
เทคนิคการเพิ่มประสิทธิภาพ (Performance Optimization) ด้วย HLS Pragmas
การพัฒนา HLS Accelerator ด้วยแพลตฟอร์ม AMD Vitis Unified Platform
กระบวนการสร้าง FPGA Accelerator ผ่าน Vitis Kernel Flow
ตัวอย่างการประยุกต์ใช้งานจริงในระบบ Network & Infrastructure
การอบรมจัดขึ้นระหว่างวันที่ 18–19 มีนาคม 2569 ณ ห้อง 301 สำนักงานนวัตกรรมแห่งชาติ (NIA) ถนนโยธี กรุงเทพมหานคร โดยได้รับความสนใจจากวิศวกร นักพัฒนา และผู้ที่เกี่ยวข้องในอุตสาหกรรมเป็นจำนวนมาก
กิจกรรมในครั้งนี้ถือเป็นอีกหนึ่งก้าวสำคัญของ TESA ในการผลักดันองค์ความรู้ด้าน Embedded Systems, AIoT และ FPGA Technology ให้สอดคล้องกับความต้องการของอุตสาหกรรมดิจิทัลในปัจจุบัน และสร้างรากฐานกำลังคนคุณภาพ เพื่อรองรับการเติบโตของเทคโนโลยีขั้นสูงในประเทศไทยต่อไป
